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- vitecFreelance Digital Design Engineer ( VHDL, FPGA, ASIC, DO-254)TELECOMMUNICATIONSFebruary 2023 - Today (3 years and 3 months)Châtillon, FranceDesign of an IP to make a Move function of a memory at Byte level .RTL IP specification, simulation and validation.ASIC synthesis.Test and integration.Image processing test and validation.
- Safran Electronics & DefenseFreelance Digital Design Engineer ( VHDL, FPGA, ASIC, DO-254)AVIATION AND AEROSPACEOctober 2022 - February 2023 (4 months)Paris, FranceOptimization of ALU Design in SystemVerilog.Adding Macro functions for matrix computation.Test and validation Design.
- Safe Connect SystemsHardware Team LeaderAVIATION AND AEROSPACEJuly 2017 - January 2022 (4 years and 6 months)• La spécification système d’un réseau Ethernet TSN déterministe avec faible empreinte.• Rédaction des cahiers de charges des blocs à développer (timing, spécifications détaillées, MEF)• Spécification, conception, tests et validation sur FPGA des principaux IPs utilisés pour la création d’un réseau Ethernet déterministe ( Rx, Tx, librairies, Bus internes..)• Spécification, conception, tests et validation des interfaces RGMII/SGMII (1Gbp, 100 Mbps)• Conception et implémentation d’un switch TSN avec 12 ports sur ARRIA 10 (Carte Attila Intel)• Mise en place avec l’équipe de plusieurs architectures à base de switch, EndPoind…• Développement d’un outil de configuration avec interface graphique utilisateur sur Python permettant à l’utilisateur d’initialiser son switch TSN.• Rédaction des documents de communication (CIR, marketing...)• Représentation de la société lors de salons et évènements divers : SPS2019 (Nuremberg), ERTS2 2020 (Toulouse)…Outils : Modelsim, Intel Quartus (17.1, 18.1), VHDL, Arria 10, Cyclone 10
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- Microelectronics EngineerEcole Nationale des ingénieurs de Tunis2008