Description

Ingénieur en conception électronique et développement FPGA, diplômé d’un Master spécialisé en systèmes électroniques intégrés (Université de Montpellier). J’ai acquis une solide expérience dans des secteurs exigeants comme le médical (imagerie, ultrasons), le spatial et le nucléaire.

Polyvalent, je maîtrise l’ensemble du cycle de développement produit : de la R&D à la conception logicielle embarquée sur FPGA et au développement hardware.

Compétences clés :

• FPGA (VHDL/Verilog – Xilinx, Lattice)

• Conception de PCB (Altium, OrCAD, KiCAD, CadStar)

• Gestion de projets R&D

• Environnements Windows et Linux

• En cours de formation : programmation embarquée en C/C++

Rigoureux, curieux et motivé, je suis animé par le goût du challenge technique et l’innovation.

Languages

Kabyle
Native or bilingual
French
Native or bilingual
English
Fluent
Arabic
Native or bilingual

Workplace preferences

Can work on-site

Montpellier (up to 50km)

Invis'art technology
ingénieur FPGA & électronique
HEALTH AND WELLNESS
January 2023 - August 2024 (1 year and 8 months)
Narbonne, France
-développements FPGA dans l'environnement du médicale
-développements sous une cible Lattice
- traitement de signal
-control de camera MIPI
-Développement de l’architecture du firmware FPGA vhdl
o Implémentation des systèmes de reconstruction d’images prise par des caméras.
o Contrôleur de mémoire flash SPI
o Liaison serdes
o DDR3
o IMU (9 axes)
o Capteur de température.
o Protocole MIPI
o Communication UART, I2C, fast uart , Serdes
o Estimateur de mouvement
o Filtre kalman et complémentaire
o RGB
o LVDS
o Streaming vidéo et capture images

VHDL Vérification de l'information Documentation nucléaire
ElsysDesign
Ingénieur développement FPGA
RAW MATERIALS INDUSTRY
March 2022 - January 2023 (10 months)
Aix-en-Provence, France

- Développement de l’architecture du firmware FPGA Zynq XILINX en Verilog et vhdl
o Tests et mise a jours des fichiers de simulation pour la nouvelle carte FPGA en VHDL et VERILOG.
o Implantation et construction du LINUX Embarqué sous ZYNQ.
o Etude du fonctionnement en bushbroom du sensor de la caméra.
o Scripts Python
o Liaison LVDS en format SDR .
o UARTlite control register
o Implantation d’une IP pour la réception des data en LVDS sous forme SDR sur FPGA Zynq en respectant le protocol AXI et AXIS .

• Traduction des anciens systèmes en vhdl et verilog
o Traduction des systèmes qui sont en schématique vers le VHDL 95 et 2008
o Debug des anciens produits dédier a une source NAI
o Scripts Python pour simulation
o Protocole G96

- Documentation en cycle en V.
o Utilisation d’un logiciel performant pour automatiser la documentation, sur sigasi et pycharm.
o Support client basé en Angleterre sur les different code source et documents.

• Formation radioactivité (nucléaire sans attestation)
FPGA VHDL Xilinx Systèmes embarqués Documentation
Loft Orbital
Firmware Engineer
AVIATION AND AEROSPACE
May 2021 - March 2022 (9 months)
Toulouse, France
• Développement de l’architecture du firmware FPGA Zynq XILINX en Verilog et vhdl
o Tests et mise a jours des fichiers de simulation pour la nouvelle carte FPGA en VHDL et VERILOG.
o Implantation et construction du LINUX Embarqué sous ZYNQ.
o Test d’une caméra hyperspectral en Orbite
o Etude du fonctionnement en bushbroom du sensor de la caméra.
o Scripts Python
o Liaison LVDS en format SDR .
o UARTlite control register
o Implantation d’une IP pour la réception des data en LVDS sous forme SDR sur FPGA Zynq en respectant le protocol AXI et AXIS .

• Radio fréquence (filtrage et acquisition en IQ sous FPGA, design du front end hardware)
o Conception d’une IP pour gagner en bande passante, qui donne le choix pour la partie RX canal en deux canaux ou un seul canal après un filtrage FIR pour les acquisitions IQ des signaux radio fréquences
o Fréquence d’échantillonnage 896ksps (1708.9MB) avec 350kHz BW

• Développement d’une IP spacewire router.
o Norme spacewire ECSS-E-ST-50-12C
o Format de packets existent tel que la norme ECSS-E-ST-50-12C le mentionne.
o Développement du router en VHDL.
o Faire en même procédure tel qu’implémenter en software.
o Pré études sur FPGA de chez micorsemi (PolarFIRE) pour la future mission YAM5.
o Travailler sous l’enivrement GitLAB et atlassian.
o Travailler en formation sur SDR Pluto (un FPGA relier a un ADC de chez Analog device) pour comprendre les signaux Radiofréquence.
o Recherches et études sur Algorithmes REED SOLOMON et ECC.
o Prise contact avec clients.
FPGA VHDL Python (Programming Language) spacewire C/C++